因为这些器件产生的开关能量相对集中，幅度较高，并会注入电源和地分配系统中。这种能量将以共模和差模的形式传到电路或控制系统中。去耦电容的自谐振频率必须要高于抑制时钟谐波的频率。典型地，当电路中信号沿为2ns或更小时，选择自谐振频率为10～30MHz的电容。常用的去耦电容是0.1uF再并联0.001uF。

　　注意：对于200～300MHz以上频率的供电电源，0.1uF并联0.001uF的电容器由于引线电感及电容的充放电速率影响就不太适用了。通常在多层PCB板中电源层与地层之间的分布电容，其自谐振频率为200～400MHz，如果元器件工作频率很高，借助PCB层结构的自谐振频率，作为一个大电容来提供很好的EMI抑制效果，通常一个10cm2面积的电源层与地层平面，当距离为0.0254mm时，其间电容近似为225pF左右。

　　在PCB上进行元件放置时，要保证有足够的去耦电容，特别是对时钟发生电路来说，还要保证旁路和去耦电容的选取满足预期的应用；自谐振频率要考虑所有要抑制的时钟的谐波，通常情况下，要考虑原始时钟频率的5次谐波。

　　再通过一个电路设计中计算去耦电容的方法作为参考原理进行分析，但在实际中电路中并不适用。假如，电路中有10个数据驱动器同时进行开关输出，其边沿速率为1ns,负载电容为30pF，电压为2.5V，允许波动范围为±2%，则最简单的一种方法就是计算负载的瞬间消耗电流，计算方法如下：

　　式（1.1）和式（1.2）中，I为瞬态负载电流，单位为（A）；du为电压变化率，单位为(V/ns);dt为电压上升沿的时间，单位为（ns）；C为负载电容大小，单位为（nF）。

　　根据上面的理论，考虑温度和电压的影响可以取20～40nF的电容保证一定的余量设计。可以采用两个10nF的电容并联，以减少ESR。这种计算方法比较直观简单，但实际的效果并不是很理想。特别是在高频应用时，会出现问题。比如，在电路中的电容即使其寄生电感很小约为1nH,但根据ΔU=L·di/dt计算其产生的瞬态压降ΔU=1nH×0.75/1ns=0.75V,这个结果显然也是不理想的。

　　因此，针对高频电路的设计时，需要采用另外一种更为有效的方法，在高频电路中主要分析回路电感的影响。同样应用上面的电路设计条件进行分析：

　　式（1.3）、（1.4）和式（1.5）中，ΔI为瞬态负载电流，单位为（A）；ΔU为电压的允许变化范围，单位为(V); L为允许的最大电感，单位为（pH）；Tr为器件的边沿上升时间，单位为（ns）。

　　考虑低频旁路电容的工作范围FBYPASS=ZMAX/(2πL)，这里假设其寄生电感为5nH。同时假定频率低于FBYPASS时，由电路板上的大电解电容提供能量。

　　这个截止频率代表了数字电路中能量最集中的频率范围，超过了这个截止频率将对数字信号的能量传输没有影响。因此可以计算出最大的有效截止频率下电容允许的最大电感LTOTAL

　　通过这个计算结果可以得出使用总电容大小为1.2uF,其电容总的寄生电感为21.2pH,而常用的电容器件其最小的电感可能都有1nH左右。因此，系统就需要很多的电容采用并联的方式在整个PCB上达到要求。从实际情况上来看这与实际也是不相符合的。如果实际的高速电路要求很高的话，只有尽可能选用ESL较小的电容来避免使用大量的电容器件并联使用。

　　注意：实践中，去耦电容的容量选择并不严格，可以按C=1/f进行选用，f为电路频率，即10MHz频率以下选用0.1uF,100MHz频率以上选用0.01uF,10～100MHz频率之间，在0.01～0.1uF之间任意选择。

　　此外，当电源引线比较长时，瞬变电流（如果外部施加EMS干扰测试）会引起较大的压降，此时就还需要增加电容以维持器件要求的电压值。